Verilog to język opisu sprzętu (HDL). Jest to język używany do opisu systemu cyfrowego, takiego jak przełącznik sieciowy, mikroprocesor, pamięć lub przerzutnik. Możemy opisać dowolny sprzęt cyfrowy za pomocą HDL na dowolnym poziomie. Projekty opisane w HDL są niezależne od technologii, bardzo łatwe do projektowania i debugowania i zwykle są bardziej przydatne niż schematy, szczególnie w przypadku dużych obwodów.
Co to jest Verilog?
Verilog to JĘZYK OPISU SPRZĘTU (HDL), który służy do opisu systemu cyfrowego, takiego jak przełącznik sieciowy, mikroprocesor lub przerzutnik pamięci.
Verilog został opracowany, aby uprościć proces i uczynić HDL bardziej wytrzymałym i elastycznym. Obecnie Verilog jest najpopularniejszym HDL używanym i praktykowanym w całej branży półprzewodników.
HDL został opracowany w celu usprawnienia procesu projektowania, umożliwiając inżynierom opisanie pożądanej funkcjonalności sprzętu i umożliwienie narzędziom automatyzacji przekształcenia tego zachowania w rzeczywiste elementy sprzętowe, takie jak bramki kombinacyjne i logika sekwencyjna.
Verilog jest jak każdy inny język opisu sprzętu. Umożliwia projektantom projektowanie projektów w metodologii oddolnej lub odgórnej.
Poziomy abstrakcji Verilog
Verilog obsługuje projektowanie na wielu poziomach abstrakcji, takich jak:
- Poziom zachowania
- Poziom przeniesienia rejestru
- Poziom bramy
Poziom zachowania
Poziom behawioralny opisuje system za pomocą współbieżnych algorytmów behawioralnych. Każdy algorytm jest sekwencyjny, co oznacza, że składa się ze zbioru instrukcji wykonywanych jedna po drugiej. Głównymi elementami są funkcje, zadania i bloki. Nie uwzględnia się konstrukcyjnej realizacji projektu.
Poziom przeniesienia rejestru
Projekty wykorzystujące poziom transferu rejestru określają charakterystykę obwodu za pomocą operacji i przesyłania danych między rejestrami.
Współczesna definicja kodu RTL brzmi: „Każdy kod, który można syntetyzować, nazywany jest kodem RTL”.
Poziom bramy
Charakterystyki systemu są opisywane za pomocą powiązań logicznych i ich właściwości czasowych na poziomie logicznym. Wszystkie sygnały są sygnałami dyskretnymi. Mogą mieć tylko określone wartości logiczne („0”, „1”, „X”, „Z”).
Operacje, które można zastosować, to predefiniowane prymitywy logiczne (podstawowe bramki). Modelowanie na poziomie bramki może nie być właściwym pomysłem w przypadku projektowania logiki. Kod na poziomie bramki jest generowany przy użyciu narzędzi takich jak narzędzia do syntezy, a jego lista sieci jest używana do symulacji na poziomie bramki i zaplecza.
Historia Verilog
- Historia Verilog HDL sięga lat 80. XX wieku, kiedy firma o nazwie Gateway Design Automation opracowała symulator logiki Verilog-XL i język opisu sprzętu.
- Cadence Design Systems nabyło firmę Gateway w 1989 roku, a wraz z nią prawa do języka i symulatora. W 1990 roku Cadence umieściło ten język w domenie publicznej z zamiarem, aby stał się on standardowym, niezastrzeżonym językiem.
- Verilog HDL jest obecnie prowadzony przez organizację non-profit Accellera, utworzoną z połączenia Open Verilog International (OVI) i VHDL International. OVI miało za zadanie poddać język procedurze standaryzacji IEEE.
- W grudniu 1995 r. Verilog HDL stał się standardem IEEE. 1364-1995. Znacząco poprawiona wersja została opublikowana w 2001 roku: IEEE Std. 1364-2001. W 2005 r. przeprowadzono kolejną rewizję, która jednak dodała jedynie kilka drobnych zmian.
- Accellera opracowała także nowy standard SystemVerilog, który stanowi rozszerzenie Verilog.
- SystemVerilog stał się standardem IEEE (1800-2005) w roku 2005.
W jaki sposób Verilog jest przydatny?
Verilog tworzy poziom abstrakcji, który pomaga ukryć szczegóły jego wdrożenia i technologii.
Na przykład projekt przerzutnika D wymagałby wiedzy o tym, jak tranzystory muszą być rozmieszczone, aby uzyskać FF wyzwalany zboczem dodatnim oraz jakie czasy narastania, opadania i CLK-Q są wymagane do zablokowania wartości na flopie pomiędzy wiele innych szczegółów związanych z technologią.
Rozpraszanie mocy, synchronizacja i zdolność do napędzania sieci i innych flopów również wymagałyby dokładniejszego zrozumienia właściwości fizycznych tranzystora.
Verilog pomaga nam skoncentrować się na zachowaniu, a resztę pozostawić do uporządkowania później.
Warunki wstępne
Przed nauką Verilog powinieneś posiadać podstawową wiedzę na temat języka VLSI Design.
- Powinieneś wiedzieć, jak działają diagramy logiczne, algebrę Boole'a, bramki logiczne, obwody kombinacyjne i sekwencyjne, operatory itp.
- Powinieneś wiedzieć o koncepcjach statycznej analizy taktowania, takich jak czas konfiguracji, czas wstrzymania, ścieżka krytyczna, ograniczenia częstotliwości zegara itp.
- Podstawy układów ASIC i FPGA oraz koncepcje syntezy i symulacji.
Publiczność
Nasz samouczek Verilog został zaprojektowany, aby pomóc początkującym, inżynierom projektującym i inżynierom weryfikującym, którzy chcą nauczyć się modelować systemy cyfrowe w Verilog HDL, aby umożliwić automatyczną syntezę. Pod koniec tego samouczka uzyskasz średni poziom wiedzy specjalistycznej w Verilog.
Problem
Zapewniamy, że nie znajdziesz żadnego problemu z tutorialem Verilog. Jeśli jednak pojawi się jakiś błąd, prosimy o zamieszczenie pytania w formularzu kontaktowym.